Optiver使用AMD企业级产品组合赋能数据中心现代化，开启计算与AI的新时代

　　—Optiver通过包括EPYC CPU、Solarflare以太网适配器、Virtex FPGA和Alveo加速卡在内的高性能AMD解决方案搭建其业务基础—

　　2024年5月7日，加利福尼亚州圣克拉拉讯 — 今日，AMD(超威，纳斯达克股票代码：AMD)宣布，Optiver – 在超过100家交易所拥有交易业务的全球领先做市商 – 正在广泛采用AMD高性能计算引擎，通过构建一个用作组织基础的现代化基础设施，帮助其进一步履行改善金融市场的使命。通过AMD EPYC(霄龙)处理器、AMD Solarflare低时延以太网适配器、AMD Virtex FPGA和AMD Alveo自适应加速卡，Optiver正在解决各种技术挑战，以构建能够使金融市场更加先进的系统。

　　Optiver美国首席技术官Alexander Itkin表示：“我们是一支由研究人员和工程师组建的团队，并有着一个共同的愿景：构建能够让金融市场变得更好的系统。无论是挑战光速以实现时延最小化，还是搭建世界领先的计算规模，我们正在不断突破极限。我们需要的是能够让我们在纳秒内便能应对资本市场复杂多变的计算基础设施。对我们而言，只有AMD的高性能产品才能令其成为可能，帮助我们成功且持续地适应金融市场。”

　　AMD商用企业全球副总裁Archana Vemulapalli说：“AMD在满足商业客户需求方面有着独特的优势，可以凭借其强大且多样化的计算引擎产品组合提供令人印象深刻的性能和能效，它们 也是现代数据中心的两大关键组成部分。我们与Optiver的合作就是一个很好的例子，说明了我们是如何与客户携手合作来突破可能性的极限，同时展示了AMD商业解决方案的能力以及它如何帮助我们的客户应对当前和未来的挑战。”

　　帮助Optiver实现基础设施现代化并提高业务速度和效率的AMD企业级产品包括：

　　AMD EPYC CPU：Optiver正在使用第四代AMD EPYC处理器来搭建其所需的大规模计算，从而推动数据分析并为该公司的数据中心现代化和工作负载整合工作提供核心密度。

　　Solarflare以太网适配器：Optiver还使用了旨在为高性能电子交易环境而设计的AMD Solarflare X2系列以太网网络适配器。这些适配器可以在应用层提供网络接口的低级别控制。

　　Virtex UltraScale+ FPGA：数据的指数级增长需要固定功能硅器件之外的智能网络和数据中心解决方案来提供最大吞吐量、高数据处理能力以及能够适应不断演进的连接标准的灵活性。AMD Virtex UltraScale+ VU23P FPGA可以帮助Optiver加速其系统，同时保持长久的自适应性。

　　Alveo加速卡：Optiver采用了AMD Alveo U55C和Alveo UL3524自适应加速卡，后者相比前代FPGA技术可提供7倍的时延改善1。

　　Optiver美国硬件负责人Kevin Sprague认为：“我们的终极目标是能够更快的访问数据和信息，这对满足金融行业的独特需求和工作流不可或缺。高性能的Alveo超低时延加速卡也至关重要，能够使我们更快的传输更多信息。我们与AMD的合作帮助我们开发出了行业所需的产品和功能。此外，我们的合作使我们不仅能够利用AMD FPGA，还能通过AMD EPYC CPU来扩展和优化产品，从而构建出高性能交易系统和基础设施。”

　　AMD凭借强大、创新且成熟的解决方案组合助力企业级客户应对当今的种种挑战。Optiver展现了AMD计算产品组合的领导力，其中由多个独立设备协作所组成的智能解决方案还能优于其各部分之和，为公司和客户带来无与伦比的价值。

　　关于AMD

　　在超过五十年的历史中，AMD引领了高性能运算、图形，以及可视化技术方面的创新。全球数以亿计的人们、领先的500强公司，以及尖端科学研究所都依靠AMD技术来改善他们的生活、工作以及娱乐。AMD员工致力于打造领先的高性能和自适应产品，努力拓宽技术的极限。成就今日，启迪未来。更多信息，敬请访问AMD公司(NASDAQ：AMD)官网www.amd.com.cn，关注AMD 官方微信： AMDChina，关注AMD官方微博 @AMD中国。

　　1 截至 2023 年 8 月 16 日，AMD 性能实验室使用 Vivado Design Suite 2023.1，对运行在 Vivado Lab(硬件管理器) 2023.1 上的 Alveo UL3524 加速卡进行了测试。基于 GTF 时延基准设计，经过配置，可在内部近端回送模式下启用 GTF 收发器。GTF TX 和 RX 时钟在大约 644MHz 的相同频率下工作，相移为 180 度。GTF 时延基准设计通过锁存单个空闲运行计数器的值来测量硬件中的时延。时延即为 TX 数据在 GTF 收发器处锁存的时间与其在路由回 FPGA 架构之前在 GTF 接收器处锁存的时间之间的差值。时延测量不包括协议开销、协议帧、可编程逻辑 (PL) 时延、TX PL 接口设置时间、RX PL 接口时钟输出、包飞行时间和其它时延来源。基准测试运行了 1,000 次，每次测试 250 帧。引用的测量结果基于 GTF 收发器“RAW 模式”，其中收发器的物理介质连接子层 (PMA) 将数据“按原样”传递到 FPGA 架构。时延测量结果在此配置的所有测试运行中保持一致。系统制造商可能会修改配置，因此产生不同的结果。ALV-10